后摩尔时代，算力增长的重心正在从“做出一颗更大的芯片”，转向“把更多计算、存储与网络单元高效组织起来”。本系列前文介绍了韬（τ）定律、3D封装与Chiplet，前者把性能优化的视角从几何尺寸延伸到系统时间，后两者则通过缩短垂直互联距离、重组多颗Die，打开了封装级算力空间。然而当数据离开封装，流经板卡、机柜乃至整个智算集群时，新的瓶颈随之出现——计算芯片越来越快，数据却未必能以足够低的时延和能耗到达计算单元。峰值算力与有效算力之间，由此横亘着一堵“通信墙”。
破解通信墙不能简单理解为“用光纤替代铜线”。电互联具有转换环节少、时延低、工艺成熟等优势，仍是封装内及极短距离连接的基础；但随着单通道速率从112Gbit/s迈向224Gbit/s，并进一步探索448Gbit/s，信号损耗、串扰、均衡功耗和传输距离之间的矛盾迅速加剧。与此同时，光互联正在沿着重定时可插拔、LPO/LRO、NPO、CPO直至光I/O的路径不断向芯片靠近。未来智算集群的主线不是“光进铜退”的单向替代，而是按照距离、带宽密度、能耗、时延、可靠性和可维护性进行光电分层协同。本文从高速电互联的演进出发，解析芯片级光互联的技术逻辑与最新进展，并讨论其走向规模应用必须跨过的工程门槛。
从计算墙到通信墙：集群为何难以更快
一颗GPU并不总是在计算，很多时候它是在等待数据。大模型无法被完整放入单颗加速芯片，需要拆分到多个计算单元；训练过程中，权重、激活值和梯度还要持续交换。只要通信时间增长快于计算时间，新增芯片就会越来越多地处于等待状态，集群算力也难以线性扩展。因此AI芯片的竞争不再只是“单芯片有多少FLOPS”，而是计算、存储、互联和调度能否形成均衡系统。
智算网络通常可分为Scale-up与Scale-out。Scale-up是在一个高性能域内连接GPU、NPU等计算单元，目标近似于“把多颗芯片组织成一台机器”。它常承载共享内存、缓存一致性或高频集合通信，对带宽、尾时延和链路可靠性极为敏感；Scale-out则连接不同服务器、机柜或计算集群，更重视规模扩展、路由能力和较长距离传输。OIF白皮书中指出，在其讨论的常见AI架构中，本地计算单元间的Compute Optics Interface（COI）链路所需带宽容量可约为Scale-out链路的9倍。这个数字揭示了一个趋势：决定超节点效率的，不再只是单颗芯片每秒能完成多少次运算，还包括互联能否以足够高的带宽、足够低的尾时延持续“喂饱”芯片。
这也延续了韬（τ）定律的基本思路。3D封装通过垂直互连缩短Die内与Die间的数据路径，Chiplet通过D2D接口把多颗Die组织成封装级系统；当系统边界扩展到板卡、机柜和集群，核心问题仍是缩短“有效数据到达时间”。因此，互联不是算力芯片之外的配套部件，而是决定系统时间常数和有效算力的组成部分。先进封装回答了“如何把算力单元组合起来”，高速互联则回答“组合后的算力能否真正协同起来”。
图1 算力扩展的四个互联尺度
高速电互联仍在发展且仍是短距离连接的基础
（一）高速电互联：速率越高，铜通道越短
长期以来，数据中心内部主要依赖电互联完成短距离高速传输。电互联的优势十分明显：技术成熟、成本较低、系统集成便利、运维体系完善，尤其在芯片内部、封装内部、板卡内部以及部分机柜内部，电互联仍具有不可替代的地位。
其中SerDes为高速电互联的关键技术，在芯片内部通常以较宽的并行总线处理数据，但封装边缘面积有限，不可能为每一位数据单独引出一根线。SerDes由此成为高速接口的核心：发送端把多路并行数据压缩到少量高速串行通道，接收端再恢复为并行数据。单通道速率越高，在相同引脚数量下能够提供的总带宽越大。
OIF CEI框架文件显示，CEI-LR项目正从单通道比特率56G、112G、224G向448G演进。过去十余年，业界把CEI-LR代表性距离目标从56G/lane约3m、112G/lane约2m，推进到224G/lane约1m。这些距离会随材料、连接器、走线与误码目标变化，但趋势非常清楚：速率翻倍后，铜互联能够以可接受损耗和功耗覆盖的距离在收缩。
这是因为高速电信号在封装走线、过孔、PCB、连接器和铜缆中传播，会受到插入损耗、回波损耗、串扰、抖动与噪声等非理想因素影响。频率越高，高频分量衰减越明显，原本清晰的“眼图”会逐渐闭合。发送端和接收端通过预加重、接收端连续时间线性均衡器（CTLE）、前馈均衡器（FFE）和判决反馈均衡器（DFE）能够补偿部分损耗。但修复并非免费。均衡器抽头增多、模数转换和数字处理速度提升，都会增加芯片面积与功耗；前向纠错（FEC）可以纠正一定数量的错误，但更强的FEC同样会带来编码开销、译码时延与功耗。对于需要频繁同步的Scale-up网络，这些代价尤其敏感。高速电互联面对的能耗、时延和成本预算的挑战越发严重。
（二）单通道448G电气互联即将到来
OIF于2025年11月发布《Next Generation CEI-448G Framework》，2026年又启动CEI-448G VSR/LR项目，与此同时，IEEE 802 LMSC（The IEEE 802 LAN/MAN Standards Committee）成立了400Gb/s per Lane研究组，研究范围覆盖电气互联及部分单模光接口。。
关于448G电气互联的核心选择，是信道带宽与信噪比之间的重新平衡。OIF框架讨论了约224GBd PAM4、174GBd PAM6和150GBd PAM8等候选方案，提高PAM阶数可以降低所需波特率和模拟带宽，但也会增加系统对线性度、量化精度的需求，提高均衡、FEC等模块的设计难度，引入更高的功耗开销，因此高阶调制不是“阶数越高越先进”，而要基于实际情况综合考量共同选择。
从工程路径看，超低损耗PCB、低损耗连接器与柔性互联可继续延长铜的生命；封装直连铜缆、共封装铜互联（CPC）则通过缩短路径降低损耗；当电通道再难承载所需带宽密度时，把光引擎移向芯片便成为更有效的系统选择。高速电互联并没有退出，而是在向“更短、更密、更靠近芯片”的优势区间收缩。
光互联向芯片靠近
（一）从可插拔到光I/O
光互联利用光信号传输数据，具有高带宽、低损耗、长距离和抗电磁干扰等明显优势。这些特性使光互联长期以来广泛应用于骨干网、城域网、数据中心互联等场景。
AI算力时代，光互联的应用范围正在向数据中心内部下沉。传统上，服务器内部和机柜内部多依赖电互联，光互联更多出现在交换机之间、机房之间或园区之间。但随着AI集群规模扩大，数据中心内部东西向流量急剧增加，节点间通信带宽需求快速增长，光互联开始进入更靠近计算节点的位置。未来光信号不仅连接交换机和机柜，还会进一步靠近板卡、封装，成为芯片I/O的重要组成部分。
“光互联下沉”本质上是把电—光转换位置不断向ASIC移动，从而缩短最难处理的高速电路径。根据“信号处理架构”和“封装位置”的不同可以分为全重定时可插拔模块、LPO/LRO、NPO、CPO、OIO。当前数据中心光互联仍以基于DSP/CDR的全重定时可插拔光模块为主，LPO、LRO等线性架构正逐步进入验证和导入阶段。
全重定时可插拔光模块是当前主流高速可插拔光模块的典型架构，发送方向和接收方向均包含DSP/CDR，模块对接收到的光信号完成光电转换，并在模块内部进行均衡、判决和重定时，然后向主机ASIC输出已经恢复过的标准电信号，互操作与可维护能力强，但功耗和时延较高。
LRO（Linear Receive Optics，线性接收光模块）通常对应OIF所称的RTLR架构，去掉了接收方向的DSP/CDR，也经常被称为“半重定时光模块”。LPO（Linear Pluggable Optics，线性可插拔光模块）则去掉了发送和接收两个方向侧的DSP/CDR，把更多均衡与链路管理职责转移到主机ASIC，换取更低的模块功耗和时延；
NPO（Near-Package Optics，近封装光学）是介于可插拔光模块和CPO之间的折中形态。它将光引擎放置在ASIC封装附近的PCB、载板、插座或专用模块上，使ASIC到光引擎之间的电通道比传统前面板光模块短得多，但又不完全与ASIC共封装。NPO的优势在于能够缩短电通道、降低损耗和功耗，同时保留一定的模块独立性和可维护性。
CPO（ Co-packaged Optics，共封装光学）则进一步将光引擎与交换芯片、AI加速芯片或相关ASIC更紧密地集成在同一封装基板或同一封装系统内，使高速电信号传输距离最短，最大程度减少高速电通道损耗，降低SerDes功耗，提高带宽密度，并改善大规模互联的系统能效，尤其适合AI数据中心等对效率和密度要求极高的高性能场景。
图2 电光转换位置不断靠近芯片
更前沿的OIO（Optical Input/Output，光I/O）则通过先进封装以Chiplet与计算芯片集成，最大程度减少传统铜缆电气I/O，使光连接从交换机走到GPU、NPU或存储接口边缘。相较传统电I/O可带来数倍的带宽提升，更低功耗以及相同能效下高一个数量级的边缘带宽密度，但也会引入热耦合、封装良率、光纤引出等难题。
（二）光互联标准化进展
现阶段光互联接口的标准化总体呈现可插拔光模块标准发展较快、CPO/NPO接口逐步体系化、OIO 仍处早期的格局。
在LPO/LRO 方面，LPO-MSA已于2025年发布100G-DR-LPO Rev 1和400G-FR4-LPO Rev 1规范，OIF已形成CEI-112G-Linear和EEI-112G-RTLR相关成果，并继续推进CEI-224G-Linear、EEI-224G-RTLR等项目，IEEE 802.3cu/db/df 等项目已覆盖单通道100Gbit/s光接口，802.3dj 正在面向单通道 200Gbit/s 演进。
在NPO/CPO方面，OIF 已发布 3.2T Co-Packaging Module 实施协议，同时推进外置光源、XSR/XSR+等相关接口协议。OIF 2026年项目清单还列出了12.8 Tb/s NPO Module项目，计划基于200 Gbit/s/lane信号定义12.8 Tb/s和6.4 Tb/s近封装光学的相关要求。标准关注点正在从单一光模块接口扩展到Die-to-OE、Chip-to-Nearby-OE、Chip-to-Module等多个应用空间。
国内标准化和产业研究则主要围绕外置光源、光电合封、可靠性、智能运维和国产生态适配等方向展开。总体而言，LPO、LRO、NPO和CPO正在形成相对清晰的接口和工程化讨论框架；而OIO目前更多处于芯片级光 I/O 的前沿研判和原型验证阶段，国内已有 OIO 与片上计算/存储芯片合封的探索，但其技术成熟度和标准化程度明显低于LPO、NPO 和 CPO，相关白皮书和标准研究仍处于非常早期阶段。
不是“光进铜退”，而是按需的光电分工
一个常见误区是认为光纤传输损耗低，就应把集群中的铜链路全部替换为光链路。实际上，光纤虽然本身不需要为高频损耗做复杂均衡，但电光转换、激光器、驱动器、TIA与DSP等模块仍要耗电，全面更换传输介质，不一定能获得系统级优化与可靠性收益。
电与光的分界线从来不是某个固定距离，合理的路线应按需求和空间尺度分层，真正的决策变量是边缘带宽密度、单位比特能耗、链路时延、误码与重传、故障隔离能力、维修粒度和全生命周期成本。例如在封装内，D2D“低速宽并行”电接口的距离只有毫米至厘米级，可用较低摆幅获得很高的带宽密度，仍是连接Chiplet、HBM和I/O Die的主流方式。芯片到板卡、板内短距离和机柜内一部分链路，高速SerDes配合低损耗PCB、被动铜缆或CPC，具有转换环节少、低时延和易维护的优势。当链路跨越托盘、机柜，或者芯片边缘带宽密度已难由PCB承载时，LPO/LRO、NPO、CPO和传统可插拔光模块再按能效、距离与故障域组合使用。
图3 不同空间尺度下的光电协同选择矩阵
结语
从单Die到Chiplet，再从封装级互联走向机柜和集群，算力提升的主线正在变化，即竞争不再只看一颗芯片能完成多少计算，还要看整个系统能否以更短时间、更低能耗搬运更多数据。112G到448G探索仍在延伸电互联的能力边界，LPO/LRO、NPO、CPO与光I/O则在把电光转换不断推向数据产生的位置。两条路线并非此消彼长，而是在不同距离尺度上重新划分分工。未来高效智算集群很可能呈现“封装内以电为主、板级光电协同、系统级以光扩展”的多层结构。铜线会变得更短、更密、更靠近芯片；光纤会变得更近、更细、更深入封装。未来真正需要争取的，不是某一种接口的胜负，而是从芯片、封装、光引擎到网络和运维的系统协同能力。只有让数据流动速度与计算能力同步增长，更多峰值算力才能转化为可用、可持续、可运营的集群级有效算力。
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作者：
刘朝阳
就职于中国移动研究院业务研究所，主要从事安全芯片、高速接口芯片领域研究工作。
张辰铭
就职于中国移动研究院业务研究所，主要从事RISC-V领域研究工作。
